VHDL-05级-B

信息科学与工程 学院 《数字系统设计》课程试题(B卷) 共 2 页 第 1 页 考试说明：本课程为开卷考试，可携带 纸笔、计算器 文具和 教材、参考书、笔记 资料，满分为：100分。 题号 得分 一 二 三 四 五 六 总分 一、填空题（每空1分，共38分） 1.CPLD是 结构器件，FPGA是 结构器件。 -------------------------------装装--------------------------------订订--------------------------------线线-------------------------------- - 2.目前被IEEE采纳的HDL有 和 。 3.在数字系统设计中，主要有 、 、 和 四种类型的工作。 4.结构描述的本质是描述电路中的 和 。 5.决断信号是 信号，在电路中体现为 线与（线或）。 6.综合主要有 综合、 综合和 综合。 7.功能仿真中信号赋值的延迟是由 引起的。 8.VHDL中的对象主要有 、 、 和 四类。 9.为了保证时序逻辑电路的稳定性，应当将系统的 电路和 电路划分在一个独立模块中。 10.VHDL的延迟模型有 延迟模型和 延迟模型。 11.VHDL仿真器支持 记录，而VHDL综合器只支持 记录。 12.函数只允许有 返回值，而过程允许有 返回值。 13.运算符重载是 使用 。 14.BUFFER模式的信号，是 的输出信号。 15. IP核分为 IP、 IP和 IP。 16.Row′ Right表示Row类型的 ；clk′ Event表示clk的值 。 17.IF语句综合后产生 ，而CASE语句综合后产生 。 二、问答题和简述题（每题6分，共18分） 1. 为什么在基于CPLD/FPGA设计系统时，要特别注意避免产生锁存器？ 2. 简述“并行语句”与硬件电路之间的关系。 3. 简述HDL的主要优点。 三、图1是RS触发器的逻辑图，请写出其RTL描述和结 构描述两种描述风格的VHDL描述。（12分） r_n 图1. RS触发器 q_n s_n q 四、指出下列VHDL描述中的多处错误，并修改之：（12分） ENTITY nand3 IS PORT（a，b，c：IN Std_Logic；out1：OUT Std_Logic）； END nand3； ARCHITECTURE vari OF nand3 IS VARIABLE state：Std_Logic； VARIABLE delay：Time； BEGIN state := NOT（a AND b AND c）； IF state = '1' THEN delay := 4 ns； ELSE delay := 3 ns； END IF； out1 <= state AFTER delay； END vari； 五、请画出与下列实体说明对应的逻辑图：（10分） ENTITY d_ff IS PORT（d ，clk ，pr_n ，clr_n：IN Std_Logic； q ，q_b：OUT Std_Logic）； END； a b c even d e f g odd h i 六、图2所示为9位奇/偶校验发生器74LS280的逻辑图。用VHDL描述74LS280：当输入信号a ~ i 中的'1'个数图2. 奇/偶校验发生器 为奇数时，输出even='0'，odd='1'；反之，输出even='1'，odd='0'。（10分）